Complexity and correctness of a super-pipelined processor

This thesis introduces the DLXπ+, a super-pipelined processor with variable cycle time. The cycle time of the DLXπ+ may be as low as 9 gate delays (including 5 gate delays for registers), which is assumed to be a lower bound for the cycle time. For the parts of the DLXπ+ that significantly differ form previous implementations correctness proofs are provided. Formulas are developed which compute restrictions to the parameters of the DLXπ+, e.g., the maximum number of reservation station entries for a given cycle time. The formulas also compute what modifications to the base design have to be made in order to realize a certain cycle time and what the impact is on the number of pipeline stages. This lays the foundation for computing the time per instruction of the DLXπ+ for a given benchmark and different cycle times in future work in order to determine the “optimum” cycle time. Kurzzusammenfassung In dieser Arbeit wird die DLXπ+ eingeführt, ein super-gepipelineter Prozessor mit variabler Zykluszeit. Die Zykluszeit der DLXπ+ kann bis auf 9 Gatter-Delays (inklusive 5 Gatter-Delays für Register) reduziert werden, was als untere Schranke für die Zykluszeit angesehen wird. Für die Teile der DLXπ+, die sich signifikant von bisherigen Implementierungen unterscheiden, werden Korrektheits-Beweise geliefert. Desweiteren werden Formeln entwickelt, die Beschränkungen für die Parameter der DLXπ+ wie zum Beispiel die maximale Anzahl von Reservation Station Einträgen für eine gegebene Zykluszeit berechnen. Die Formeln errechnen ausserdem welche Modifikationen am Basis-Design notwendig sind, um eine bestimmte Zykluszeit zu erreichen und welchen Einfluss dies auf die Anzahl der Pipeline-Stufen hat. Damit wird die Grundlage gelegt, um als zukünftige Arbeit die benötigte Zeit pro Instruktion der DLXπ+ für einen gegebenen Benchmark bei verschiedenen Zykluszeiten zu berechenen und damit die “optimale” Zykluszeit zu bestimmen.